一、信號完整性分析
（一）DDR 信號仿真（SDRAM ，DDR， ， DDR2 ，DDR3，DDR4 …… ）
1、DDR 信號完整性及串擾分析
基于仿真模型（IBIS，SPICE 模型等)，綜合評估 DDR 信號的信號質量，如過沖、振鈴、單調性、噪聲裕量、ISI（碼間干擾）等，合理的優化信號拓撲結構，評估 DDR并行走線的線間串擾情況，并結合仿真結果給出最佳的優化改善方案。
2.、DDR 時序仿真
驗證 DDR 信號的時序關系（如 DQS&CLK， DQ&DQS， ADD&CLK），制定相關約束條件，給出指導意見，使設計滿足系統時序要求。
（二）高速串行信號仿真
1、高速串行信號完整性分析
常見的高速信號如 PCIE，SATA，GTX，GTP，SRIO，USB3.0，XFP，SFP，XAUI等，評估整條鏈路上信號從發射端到接收端的表現情況，通過頻域上（如 S 參數）和時域上（如信號波形，眼圖）的仿真評估，來確保信號的有效傳輸。
2、高速背板信號完整性分析
通過背板的仿真，可以有效地解決高速信號經過較長背板后由于衰減及反射等信號完整性問題而引起的信號不能有效地進行傳輸的問題，背板的仿真可以指導客戶選擇適當的背板材料，并對高速連接器進行優化，有效的降低研發成本，減短設計周期。
3、過孔優化
對于 PCB 上高速的換層過孔和連接器過孔，通過 3D 軟件建模分析，有效地控制過孔阻抗，給出過孔的最優尺寸，從而優化信號質量，提高設計成功率。
（三）整板串擾分析：
PCB 完成布線后，掃描整個 PCB 的串擾情況，指出串擾較大網絡以及干擾源網絡，可使設計師有針對性的對 PCB 進行優化，提高設計性能。
（四）拓撲結構優化：
針對復雜的拓撲結構，如 DSP 與 FPGA，FLASH，SDRAM 等相互通信的復雜拓撲，在布局前給出最優的建議，避免信號在通信過程中因為拓撲結構不合理而造成較大發射，串擾等，從而避免因拓撲結構帶來的信號完整性問題而引起系統錯誤。
二、電源完整性分析
（一）頻域阻抗分析
電源阻抗分析是經典的 PI 分析方法，通過分析電源網絡的阻抗，來指導優化去耦電容器的大小、數量和位置，從而使芯片管腳處的電源波動穩定在噪聲容限之內。
1、常數目標阻抗
估計最壞情況下的最大瞬時電流，從而得到最悲觀的目標阻抗，并將其應用在整個板級頻帶范圍內。
2、自適應目標阻抗
應用 IBIS、SPICE 等模型估計實際情況下的瞬時電流頻譜，從而得到自適應目標阻抗，這種估計更接近芯片的實際工作情況，有利于降低成本，減少去耦電容的使用數量。
（二）直流電壓降分析
仿真電源平面層的直流電壓降（包括平面電壓分布，電流分布），以及過孔、銅皮的電流密度與電流方向，考察平面層的載流能力。
（三）同時開關噪聲（SSN
SSN 主要是伴隨著器件的同步開關輸出（SSO）而產生，開關速度越快，瞬時電流變化越顯著。SSN 噪聲過大可能會對鄰近的信號線造成很大的串擾，使得受害線信號質量下降和時序裕量的減小；SSN 噪聲還會通過芯片的電源地管腳耦合到電源地平面，帶來電源完整性的問題。
1、SSN-SI 分析
問題定位：
2、SSN-PI 分析
